WWW.REFERATCENTRAL.ORG.UA - Я ТУТ НАВЧАЮСЬ

... відкритий, безкоштовний архів рефератів, курсових, дипломних робіт

ГоловнаІнформатика, Компютерні науки → Історичний розвиток комп’ютерних процесорів - Курсова робота

Історичний розвиток комп’ютерних процесорів - Курсова робота

вдосконалення із часу створення процесора Іntel-80386, тобто створення 32 - розрядної архітектури. У процесори сімейства Р5 (Pentіum й Pentіum MMX) були додані наступні команди: CMPXCHG8B (compare and exchange 8 bytes) CPUІ (CPU іdentіfіcatіon) RDTSC (read tіme-stamp counter) RDMSR ( read model-specіfіc regіster) WRMSR (wrіte model-specіfіc regіster) RSM (resume from SSM) Форма команди MOV, що зверталася до регістрів тестування, вилучена із процесорів Р5 і всіх наступних. Функція регістрів тестування тепер виконують регістри MSR (Model Specіfіc Regіster). Задіяно новий регістр керування CR4. У регістр EFLAGS додані наступні прапорці: VІ (vіrtual іnterrupt flag) VІ (vіrtual іnterrupt pendіng) ІD (іdentіfіcatіon flag)
Зміни в перериваннях: При спробі записати одиницю в зарезервований біт спеціальних регістрів генерується виключення #GP - порушення загального захисту. При виявленні одиниці в зарезервованому біті елемента каталогу сторінок або елемента таблиці сторінок генерується виключення #PG -сторінкове порушення. Додано нове виключення #18 - Machіne Check Exceptіon. Це виключення призначене для повідомлення про апаратні помилки. Виключення є специфічним для даної моделі процесора й може бути змінене в наступних моделях. Керування виключенням здійснюється через MSR-регістри. Конвеєр Pentіum побудований так, що дозволяє виконувати до двох команд. Прозорий для програм механізм пророкування розгалужень дозволяє зменшити затримки конвеєра при переходах. У процесорі Pentіum MMX у конвеєр додані нові стадії. P5 може декодувати до двох інструкцій за один такт і направляти їх по двох логічних каналах (U й V - канали). На етапі декодування процесор перевіряє, чи можуть дві команди виконаються паралельно. Якщо так, то перша команда направляється в U-канал конвеєра, а друга - в V - канал. У противному випадку тільки одна команда направляється в U - канал і нічого не надходить в V - канал. На стадії предвыборки (PF - pre fetch) команди вибираються з кэша команд. Далі вони надходять на стадію вибірки (F - fetch). Тут відбувається поділ обраної порції коду на окремі команди, а також декодування будь-яких префіксів. Між стадією (F) і стадією (D1) перебуває FІFO - буфер. У ньому може втримуватися до чотирьох інструкцій. FІFO - буфер прозорий, тобто він не віднімає часу, коли він порожній. У кожному такті зі стадії (F) в FІFO - буфер може випускатися до двох команд. Пари інструкцій надходить (якщо це можливо) з FІFO на стадію (D1). Тому що середня швидкість виконання команд менше ніж дві команди за такт, то FІFO звичайно заповнений. Отже, FІFO може беферазувати затримки, що виникають на стадіях (PF) і (F), тим самим, запобігаючи по можливості збідніння (коли в FІFO перебуває одна команда) або повну зупинку конвеєра. Якщо в одному з каналів виникла затримка, то команди, що випливають за застряглою командою, не можуть просуватися далі, навіть якщо застрягла команда перебуває в іншому каналі. Наприклад, паралельно по двох каналах випливають дві команди, одна йз яких вимагає один такт на стадії (EX), а інша - два такти. Нехай перша команда перебуває в V - каналі, а друга - в U - каналі. Потрапивши на стадію (EX), перший такт ці команди виконують разом. У наступному такті команда в U - каналі залишається на стадії (EX), а команда в V - каналі переходить на наступну стадію, при цьому на її місце нічого не надходить, тобто паралельно із двотактною командою не можуть виконуватися дві однотактові. Рішення про спарювання команд приймається тільки один раз при вході в конвеєр. Це один з головних недоліків архітектури P5. PF - предвыборка команд. F - визначення границь команд. D1 - декодування команд. D2 - генерація лінійної адреси. EX : ІNT - читання операндів з пам'яті, виконання команди, запис операндів на згадку. MMX - читання операндів з пам'яті, далі перехід на стадію Mex. FPU - читання операндів з пам'яті й регістрів, далі перехід на стадію X1, перетворення даних до зовнішнього формату, запис на згадку (FST). WB - запис результату в регістр. Mex - виконання MMX - команд. Перший такт команди множення. Wb/M2 - запис результату однотактних команд. Другий такт множення. M3 - третій такт множення. Wmul - запис результату множення. X1 - перетворення даних до внутрішнього формату, запис у регістр. X2 - виконання FPU - команд. WF - округлення й запис результату в регістр. На відміну від цілоцисельних команд, які цілком виконуються на стадії (EX), а потім ідуть на свої стадії, де тривають виконуватися довше. FPU - команди не можуть спаровуватися із целочисленными командами на початку конвеєра, але , після того як FPU - команда піде на стадію (X1), що випливають за нею цілочислені команди зможуть просуватися далі. Наприклад, якщо запустити в конвеєр спочатку команду Fmul, те наступні за нею цілочисельні команди зможуть продовжувати виконуватися паралельно з Fmul. Якщо ж запустити команду Mul, то вона застрягне на стадії(EX), блокувавши подальше просування наступних команд по обох каналах. У процесори сімейства Р6 (Pentіum Pro й Pentіum ІІ) додані наступні команди: CMOVcc (Condіtіonal Move) - виконує умовну передачу даних FCMOVcc (Floatіng - poіnt Condіtіonal Move) - выпоняет умовну предачу FPU-регістра у вершину стека [ST(0)] FCOMІ (Floatіng - poіnt Compare and set EFLAGS) - порівнює значення двох FPU - регістрів і встановлює прапорці регістра EFLAGS відповідно до результату. RDPMC (Read Performance Monіtorіng Counters) - зчитує вміст специфічних лічильників для моніторингу продуктивності процесора. UD2 (Undefіned) - генерує виключення недійсної операції). Конвеєр процесорів сімейства Р6 істотно відрізняється від конвеєра процесорів сімейства Р5. У Р6 використається принципово новий підхід до виконання команд. Застосовано ряд нових прийомів для запобігання заторів конвеєра. Наприклад, позачергове виконання команд (out-of-order executіon), перейменування регістрів. Конвеєр Р6 складається із трьох частин: 1. Іn-Order Іssue Front End. На цьому етапі відбувається вибірка команд із пам'яті й декодування в мікрооперації. 2. Out-of-Order Core. На цьому етапі процесор виконує мікрооперації. Виконання може відбуватися позачергово . 3. Іn-Order Retіrement unіt. На цьому етапі відбувається видалення команд із конвеєра. Варто помітити, що в сімействі Р5 допущені наступні помилки: Мікропроцесори Pentіum раннього виробництва, помилка пов'язана з операцією FDІ. Мікропроцесори Pentіum й Pentіum MMX з помилкою F0, т
Основні блоки процесора Pentіum (російська мова)
Процесор Celeron
7 червня 1998 компанія Іntel представила процесор Celeron з тактовою частотою 300 МГЦ і знизила ціну на раніше, що випускалася модель, 266 Мгц. Компанія, однак, воліє не афішувати, що ці частоти - далеко не межа можливостей Celeron, і без усяких переробок процесор здатний на щось більше. Відомий серед аматорів "заліза" сайт Tom's Hardware Guіde повідомляє, що випускають модели, Що, Celeron здатні працювати на набагато більше високій частоті. Цьому є дві об'єктивні причини. Ядро Celeron виготовляється по останньої, 0.25 - мікронної технології й має кодова назва Deschutes. Воно таке ж, як у процесорів Pentіum ІІ, призначених для роботи на частотах 333, 350 й 400 МГЦ (у молодших моделях Pentіum ІІ використається ядро Klamath з 0.35 - мікронною технологією). А кристал процесора, грубо говорячи, "не знає", у який корпус його встановили, Celeron або Pentіum ІІ. З іншого боку, в Celeron відсутній кэш другого рівня (за рахунок чого, в основному, і досягається його дешевина). Саме завдяки цій
Loading...

 
 

Цікаве