WWW.REFERATCENTRAL.ORG.UA - Я ТУТ НАВЧАЮСЬ

... відкритий, безкоштовний архів рефератів, курсових, дипломних робіт

ГоловнаТехнічні науки → Ширина шини.Синхронні та асинхронні шини. - Реферат

Ширина шини.Синхронні та асинхронні шини. - Реферат

періоди очікування (додаткові цикли шини), доти поки пам'ять не скине сигнал WAІ. У нашому прикладі один період очікування (Т2), оскільки пам'ять працює занадто повільно.
На початку Тз, коли є впевненість у тім, що пам'ять одержить дані протягом поточного циклу, сигнал WAІ скидається. Під час першої половини Т3 пам'ять поміщає дані на інформаційні лінії. На задньому фронті Т3 центральний процесор стробирует (тобто считує) інформаційні лінії, зберігаючи їхні значення у внутрішньому регістрі.
Зчитавши дані, центральний процесор скидає сигнали MREQ і З. У випадку необхідності на наступному наростаючому фронті може початися ще один цикл пам'яті.
Далі проясняється значення восьми символів натимчасовій діаграмі (див.рис. 4 і табл. 2). ТLR наприклад, - це часовий інтервал між нарастаючим фронтом Т1 і установкою адресних ліній
Таблиця 4. Деякі тимчасові характеристики процесу зчитування на синхронній шині
Умови синхронізації також вимагають, щоб дані надходили на информаційні лінії принаймні за 5 нс (TDS) до заднього фронту Тз, щоб дати
даним час установитися до того, як процесор стробирует їх.
Сполучення обмежень на TAD та TDS означає, що в найгіршому разі в розпорядженні пам'яті буде тільки 62,5-11-5-46,5 нс з моменту появи адреси й до моменту, коли потрібно видавати дані. Оскільки досить 40 нс, пам'ять навіть у самому гіршому випадку може завжди відповісти за період Т3.
Якщо пам'яті для зчитування необхдно 50 нс, то необхідно ввести другий період очікування, і тоді пам'ять відповість протягом Тз.
Вимоги синхронізації гарантують, що адреса буде встановлений по крайній мірі за 6 нс до того, як з'явиться сигнал MREQ. Цей час може бути важливим в тому випадку, якщо MREQ запускает вибір елемента пам'яті, оскільки деякі типи пам'яті вимагають деякого часу на установку адреси до вибору элемента пам'яті.
Зрозуміло, що розроблювачеві системи не слід вибирати мікросхему памяти, на установку якої потрібно 10 нс.
Обмеження на ТМ і TRL означають, що MREQ і RD будуть установлені в межах 8 нс від заднього фронту T, в найгіршому разі в мікросхеми пам'яті після установки MREQ залишиться всього 25+25-8-5-37 нс на передачу даних по шині. Це обмеження є додатковим стосовно інтервалу в 40 нс й не залежить від нього.
Тм і Ткн визначають, скільки часу потрібно на скасування сигналів MREQ і RD після того, як дані стробировані. Нарешті, Тм визначає, скільки часу пам'ять повинна тримати дані на шині після зняття сигналу RTD. У нашому прикладі при даному процесорі пам'ять може видалити дані із шини, як тільки скидається сигнал RTD; при інших процесорах, однак, дані можуть бути збережені ще якийсь час.
Необхідно підкреслити, що наш приклад являє собою сильно спрощену версію реальних тимчасових обмежень. У дійсності повинне визначатися набагато більше таких обмежень. Цей приклад наглядно демонструє, як працює синхронна шина.
Відзначимо, що сигнали управління можуть задаватися або за допомогою низької або високої напруги.
Асинхронні шини
Хоча досить зручно використати синхронні шини завдяки дискретним тимчасовим інтервалам, тут все-таки є деякі проблеми. Наприклад, якщо процесор і пам'ять здатні закінчити передачу за 3,1 цикли, вони змушені продовжити її до 4,0 циклів, оскільки неповні цикли заборонені.
Ще гірше те, що якщо один раз був обраний певний цикл шини та у відовідності з ним були розроблені пам'ять і карти вводу-виводу, то в майбутньому складно робити технологічні вдосконалення. Наприклад, припустимо, що через кілька років після випуску системи, зображеної на рис. 4, з'явилася нова пам'ять із часом доступу нс 40, а 20 нс. Це позбавило б нас від періоду очікування й збільшило швидкість роботи машини.
Якщо синхронна шина з'єднує ряд пристроїв, одні йз яких працюють швидко, а інші повільно, шина підбудовується під самий повільний пристрій,
а більше швидкі не можуть використати свій повний потенціал.
Із цієї причини були розроблені асинхронні шини, тобто шини без задаючого генератора, як показано на рис.5. Тут нічого не привязывается до генератору. Задаючий пристрій, установлює адреса, MREQ, RD і будь-який інший необхідний сигнал, він видає спеціальний сигнал, що ми будемо називати MSYN (Master SYNchronіzatіon). Коли підлеглий пристрій одержує цей сигнал, воно починає виконувати свою роботу настільки швидко, наскільки це можливо. Коли робота закінчена, пристрій видає сигнал SSYN (Slave SYNchronіzatіon).
Рис. 5. Робота асинхронної шини.
Сигнал SSYN означає для пристрою, що задає, що дані доступні. Він фіксує їх, а потім відключає адресні лінії разом з MREQ, і MSYN.
Скасування сигналу MSYN означають для підлеглого пристрою, що цикл закінчений, тому пристрій скасовує сигнал SSYN, і все вертається до початкового стану, коли всі сигнали скасовані.
Стрілки на тимчасових діаграмах асинхронних шин (а іноді й синхроних шин) показують причину й наслідок якої-небудь дії (рис. 5). Установка сигналу MSYN приводить до запуску інформаційних ліній, а також до установки сигналу SSYN. Установка сигналу SSYN, у свою чергу, викликає відключення адресних ліній, MRKQ, RT5 і MSYN. Нарешті, відключення MSYN викликає відключення SSYN, і на цьому процес зчитування закінчується.
Набір таких взаємообумовлених сигналів називається повним квитируванням. Тут, по суті, спостерігається 4 події:
1. Установка сигналу MSYN.
2. Установка сигналу SSYN у відповідь на сигнал MSYN.
3. Скасування сигналу MSYN у відповідь на сигнал SSYN.
4. Скасування сигналу SSYN у відповідь на скасування сигналу MSYN.
Варто усвідомити, що взаємозумовленість сигналів не залежить від синхронізації. Кожна подія викликається попередньою подією, а не імпульсами генератора. Якщо якась пара двох пристроїв працює повільно, це ніяк не вплине на наступну пару пристроїв, що працюють набагато швидше.
Переваги асинхронної шини очевидні, але в дійсності бльшість шин є синхронними. Справа в тому, що синхронну систему побудувати простіше, ніж асинхронну. Центральний процесор просто видає сигнали, а пам'ять просто реагує на них. Тут немає ніякого причинно-наслідкового зв'язку, але якщо компоненти обрані вдало, усе буде працювати й без квитировання.
Loading...

 
 

Цікаве