WWW.REFERATCENTRAL.ORG.UA - Я ТУТ НАВЧАЮСЬ

... відкритий, безкоштовний архів рефератів, курсових, дипломних робіт

ГоловнаТехнічні науки → Канал послідовної передачі даних - Курсова робота

Канал послідовної передачі даних - Курсова робота

КУА – канало утворююча апаратура

Рисунок 1.1 Загальна схема каналу передачі даних

Тобто, канал передачі даних представляє собою з'єднувач-провідник, визначений на схемі як тракт передачі, і каналоутворюючу апаратуру (КУА1), що готує вхідні дані до передачі, управляє процесом передачі і формує вихідні дані на іншому боці пристрою (КУА2) [4]. Саме такий принцип побудови каналу передачі даних взято нами за основу при розробці структурної схеми пристрою (XXXXXXXXXXXXX Е1).

В нашому пристрої на вході дані приймає і зберігає, протягом передачі, блок збереження вхідних даних. З його виходів послідовно, під керівництвом системи управління передачею, дані знімаються і формуються із паралельного коду у послідовний, у блоці перетворення паралельного коду у послідовний, після чого поступають в канал передачі. На іншому кінці каналу дані послідовно знімаються, знов формуються у паралельний код у блоці перетворення послідовного коду у паралельний і, по завершенні передачі, записуються у блок збереження вихідних даних.

Канало-утворююча апаратура (КУА) включає світлові індикатори на вході і виході, що сигналізують про роботу пристрою. Сигналізацію виконано таким чином, що при передачі інформації маємо сигнал о зайнятості пристрою.

Процес передачі даних проходить під керівництвом блока управління передачею даних, що запускається із приходом сигналу "Start" і синхронізується блоком синхронізації передавача. Запуск передачі нових даних неможливий, доки пристрій не завершить увесь цикл передачі, про що можна довідатись тільки по зміні сигналу індикатора.

ii Розробка функціональної схеми каналу послідовної передачі даних

Згідно із структурою схемою, розглянутою в попередньої главі, проаналізуємо, які мікросхеми потрібні для реалізації технічного завдання и розробимо функціональну схему пристрою (XXXXXXXXXXXXX Е2).

Блок збереження вхідних даних можна реалізувати на базі регістрів на 24 входи (DD1), загрузка даних в ці регістри відбувається із приходом логічної одиниці сигналу "start".

24-розрядні дані із виходів регістрів поступають на входи селектора–мультиплексора (24→1) (DD6), що, згідно із керуючими сигналами блока управління передачею даних, формує із паралельного коду послідовний.

Послідовні дані побітно поступають на вхід демультиплексора (1→24) (DD7), який, згідно із управляючими сигналами, що поступають із блока управління (DD2-DD5, DD7), формує на виході паралельний код, в якому і-й розряд відповідає біту, що прийшов на вхід, інші розряди заповнені "1". Тобто інформаційним є лише і-й біт, заданий кодом на входах А1-А5 демультиплексора.

Паралельно із демультиплексором ми використали дешифратор на 24 входи (DD8), що згідно із управляючими сигналами А1-А5, формує на відповідному виході управляючий сигнал "1", інші виходи – "0".

Дані з виходів демультиплексора поступають на інформаційні входи групи D-тригерів (24 шт.) (DD9), а управляючі сигнали із виходів дешифратора (DD8) – на управляючі входи цієї групи D-тригерів. Завдяки цьому послідовний код із тракту передачі послідовно записується у вигляді паралельного в D-тригери так, що на виходах групи D-тригерів, по завершенні передачі останнього біта, сформовано 24-розрядний паралельний код, який відповідає даним, що прийшли на вхід нашого пристрою.

Паралельні дані із виходів групи D-тригерів поступають в блок збереження вихідних даних (DD10), що реалізовано на групі регістрів, які завантажують результуючі дані по управляючому сигналу на 24-му виході дешифратора, що означає завершення передачі.

Увесь процес передачі проходить під керівництвом блока управління передачею даних, який із приходом сигналу "Start" завантажує вхідні дані у вхідні регістри і потім формує сигнали А1-А5, що задають числа від 0 до 23, які відповідають за передачу відповідного біту даних. Блок управління передачею даних можна поділити на дві частини: лічильник від 0 до 23 (DD7) і тригер, що запирає. Тригер представляє собою RS-тригер (DD4), пов'язаний із своїм входом S зворотним зв'язком через елемент "2 ТАК" (DD2). Коли пристрій не працює на виході Q' тригеру встановлений сигнал "1". Коли приходить сигнал "Start", елемент "2 ТАК" пропускає імпульс, по якому завантажуються вхідні регістри (DD1), і тригер встановлюється в "1", після чого на виході Q' встановлюється "0", який запирає сигнал " Start " через схему "2 ТАК". В цей час на виході тригера Q встановлюється "1", що через інший елемент "2 ТАК" (DD5) відкриває шлях синхроімпульсам із блоку синхронізації передачі даних (DD3) на вхід лічильника із модулем рахунку 24. На виході лічильника (DD7) під дією синхроімпульсів формується керуючий код А1-А5. Коли лічильник дорахує до 23, він встановлюється в "0" і поступає сигнал "1" на вхід R тригера і тригер встановлюється в "0", в результаті чого відкривається шлях для нового сигналу "Start" і закривається шлях для синхроімпульсів. Таким чином схема блока управління передачею даних запускається із приходом "1" на вхід "Start", після чого запирається і не реагує на нього доки не виконає рахунок від 0 до 23, тобто повний цикл передачі. Після цього вона знов відкривається і чекає наступного сигналу "Start" щоб почати передачу.

Блок управління передачею даних синхронізується блоком синхронізації (DD3), який реалізований на одновібраторі, що вмикається сигналом "1" на вході "Start".

III Розробка принципової електричної схеми каналу послідовної передачі даних

Згідно із розробленою функціональною схемою для побудови принципової електричної схеми каналу послідовної передачі даних (XXXXXXXXXXXXX Е3) вибираємо реальні мікросхеми і обґрунтовуємо схемотехнічні рішення, прийняті при використанні кожної з них.

Під час розробки принципової електричної схеми були використані регістри, мультиплексори, демультиплексори, тригери, логічні елементи і одновібратор, що були надані 155-ою серією мікросхем.

Регістри

В якості регістрів використаємо мікросхеми К155ИР13 (DD1-DD2, DD40-DD41). Мікросхема представляє собою універсальний зсувний регістр, його таблиця істинності і функціонування має наступний вигляд (Табл. 3.1) [5, 6]:

Таблиця 3.1 Таблиця істинності і функціонування К155ИР13

MODE

SERIAL

PARALLEL

OUTPUTS

R'

S1

S0

C

LEFT

RIGHT

D1 ... D8

Q1

Q2

...

Q7

Q8

0

x

x

x

x

x

x

0

0

0

0

1

x

x

0

x

x

x

Q10

Q20

Q70

Q80

1

1

1

POS

x

x

d1...d8

d1

d2

d7

d8

1

0

1

POS

x

1

x

1

Q2n

Q7n

Q8n

1

0

1

POS

x

0

x

0

Q2n

Q7n

Q8n

1

1

0

POS

1

x

x

Q1n

Q2n

Q7n

1

1

1

0

POS

0

x

x

Q1n

Q2n

Q7n

0

1

0

0

x

x

x

x

Q10

Q20

Q70

Q80

Loading...

 
 

Цікаве